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Nova plataforma chip-on-wafer impulsiona hardware de IA

Pesquisadores do Institute of Science Tokyo apresentam solução de empacotamento que melhora eficiência térmica e densidade de interconexão em chips.

13 de ago., 00:01 1 fonte · 0 países Infra Pesquisa
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Close-up de um wafer de silício em um ambiente laboratorial de alta tecnologia. Foto: Nic Wood / Pexels

Pesquisadores do Institute of Science Tokyo desenvolveram uma nova plataforma de integração de semicondutores do tipo chip-on-wafer voltada para a próxima geração de hardware de Inteligência Artificial. A tecnologia combina três avanços complementares para resolver gargalos críticos na construção de sistemas de alto desempenho.

Foco no desempenho e dissipação térmica

Segundo a Tech Xplore, o novo sistema endereça limitações físicas que atualmente restringem a performance de chips avançados usados em IA. A plataforma integra técnicas de empacotamento de semicondutores com interconexões de alta densidade, permitindo um tráfego de dados mais eficiente entre os núcleos de processamento.

Um dos diferenciais técnicos destacados é a melhoria significativa no gerenciamento térmico. À medida que os processadores de IA se tornam mais complexos e exigem maior consumo de energia, a gestão do calor gerado pelos circuitos torna-se um fator limitante. A solução proposta busca mitigar esse problema através de uma arquitetura que otimiza a dissipação térmica sem comprometer a densidade do hardware.

Representação visual de camadas de circuitos integrados em um processador avançado.
Foto: Nicolas Foster / Pexels

Integração de tecnologias

O desenvolvimento da plataforma baseia-se na convergência de três pilares tecnológicos distintos que, quando combinados, permitem que o chip-on-wafer opere com maior estabilidade. O uso de interconexões de alta densidade é fundamental para manter a largura de banda necessária para cargas de trabalho intensivas em IA, garantindo que a comunicação interna não se torne um ponto de estrangulamento.

A abordagem visa simplificar a complexidade estrutural típica de dispositivos de alto desempenho, buscando uma via mais eficiente para escalar as capacidades computacionais necessárias para modelos de IA de larga escala.

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